docs: update Thesis/Master_Thesis260517/Paper2

Thesis/Master_Thesis260517/Paper2.md

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 title: Paper2
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-date: 2026-05-17T16:05:39.572Z
+date: 2026-05-17T19:04:16.182Z
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 editor: markdown
 dateCreated: 2026-05-17T14:57:23.533Z
@@ -103,7 +103,7 @@ $$I_{o,1} = I_{o,2} = \cdots = I_{o,n} = \frac{I_\text{total}}{n}$$
 
 **시나리오 B — AC 입력 없음, 배터리 방전:** AC 입력이 차단되면 DC-AC 모듈이 정지하여 DC 링크 전압이 강하한다. $V_L$ 미만으로 전압이 강하하면 DC-DC 모듈이 Boost(방전) 모드로 자율 전환하여 배터리 전력을 DC 링크에 공급한다. 복수 DC-DC 모듈이 병렬 운전 시 드룹에 의해 방전 전류가 균등 분담된다.
 
-**시나리오 C — AC 입력 전력 품질 저하, DC 링크 전압 불안정:** AC 입력 전원의 전력 품질 저하(전압 왜형, 고조파 유입, 전압 새그)로 인해 DC-AC 모듈의 제어 안정성이 저하되면 DC 링크 전압에 리플 및 변동이 발생한다. 이 때의 트랜지언트 상태에서 DC 링크 전압이 $V_L$ 미만으로 강하하면 DC-DC 모듈에 채터링 현상이 발생하며 전체 시스템 안정성을 저하시킬 수 있다.
+**시나리오 C — AC 입력 전력 품질 저하, DC 링크 전압 불안정:** AC 입력 전원의 전력 품질 저하로 인해 DC-AC 모듈의 제어 안정성이 저하되면 DC 링크 전압에 리플 및 변동이 발생한다. 이 때의 트랜지언트 상태에서 DC 링크 전압이 $V_L$ 미만으로 강하하면 DC-DC 모듈에 채터링 현상이 발생하며 전체 시스템 안정성을 저하시킬 수 있다.
 
 **시나리오 D - 배터리 방전 중 단일 DC-DC 모듈 고장:** 배터리 방전 중 단일 DC-DC 모듈 고장: 배터리 방전(Boost) 모드로 DC-DC 모듈 병렬 운전 중 단일 모듈 고장 시, 정상 모듈은 DC 링크 전압을 기준으로 독립적으로 Boost 모드를 유지하며 드룹에 의해 전체 방전 전류를 분담한다. 통신이나 중앙 제어기의 개입 없이 DC 링크 전압이 정상 범위 내로 유지된다.
 
@@ -151,9 +151,9 @@ $$V_h = I_h \times X''_d$$
 
 ### 3.1.3 전력 품질 문제가 정류기 운전에 미치는 영향
 
-**Voltage Sag:** AC 입력 전압이 강하하면 동일한 충전 전력을 유지하기 위해 정류기가 더 많은 전류를 요구하게 된다. 제어기가 이에 신속하게 대응하지 못하면 다음과 같은 문제가 발생한다. - 정류기 입력 전류가 정격을 초과하는 과전류 발생 - PI 제어기 적분기가 포화되어 전압 회복 시 과도 응답 지연 - DC 링크 전압이 일시적으로 강하하여 $V_L$ 임계값에 근접하면 의도치 않은 DC-DC Boost 모드 진입 유발
+**전압 불평형 및 Voltage Sag:** 선박 AC 전원에서 3상 부하 불균형이나 단상·2상 전압 강하(Sag)가 발생하면 3상 입력 전압에 역상 성분이 포함된다. 역상 성분은 동기좌표계 내의 PI 제어기가 추종하기 어려운 2ω(120 Hz) 맥동을 유발한다. 이 역상 성분에 의하여 전류 제어기의 안정성이 떨어지면 DC 전압 제어기의 성능이 같이 저하하며 DC 링크 전압이 변동하여 의도치 않은 DC-DC 모듈의 모드 변환이 트리거될 수 있다. 또한 전원이 정상 상태로 복구될 때 적분기 잔류 성분에 의해 과도 응답이 지연되는 문제도 수반된다.
 
-**전압 불평형:** 3상 입력 전압에 역상 성분이 포함되면 DC 링크에 2배 기본 주파수(2ω)의 저주파 리플이 발생한다 \[3\]. 이는 정상 성분과 역상 성분의 곱에 해당하는 맥동 전력이 DC 링크에 투영되어 발생하는 현상으로, 불평형 정도에 비례하여 진폭이 커진다. 이 리플이 히스테리시스 밴드와 유사한 크기를 가질 경우 DC-DC 모듈의 모드 전환 판단에 오류가 발생할 수 있다.
+**V-THD:** 선박 발전기의 높은 과도 리액턴스($X''_d$) 또는 약계통 Shore Power의 높은 계통 임피던스($Z_\text{grid}$) 조건에서는 부하 전류의 고조파 성분이 단자 전압에 직접 투영되어 V-THD가 악화되기 쉽다. 왜곡된 계통 전압은 동기좌표계 $e_d$, $e_q$에 특정 차수의 맥동으로 나타나며, 피드포워드 항의 고정 기준값($E$)과 실제 계통 전압 간의 오차가 상시 존재하게 된다. 이 오차가 전류 제어 루프에 유입되어 입력 전류가 왜곡되어 I-THD가 증가한다. 증가한 I-THD는 정류기를 통해 DC 링크 전압에 맥동을 유발하여 DC 인터페이스 기반의 안정성을 저하시킨다. 
 
 (XXX 그림: Voltage Sag, V-THD, 전압 불평형이 정류기 DC 링크에 미치는 영향 경로 블록 다이어그램)
 
@@ -163,15 +163,18 @@ $$V_h = I_h \times X''_d$$
 
 DC-AC 모듈은 PWM 정류기(AFE)로 동기좌표계 전류 제어 루프를 가지며, 이하의 분석은 이 전류 제어 루프를 전제로 한다. AC 입력 전압($e_a, e_b, e_c$)과 컨버터 출력 전압($v_a, v_b, v_c$), 입력 전류($i_a, i_b, i_c$)의 관계는 동기좌표계($dq$)에서 다음과 같이 표현된다 \[1\].
 
-$$e_d = L \frac{di_d}{dt} - \omega L i_q + v_d \tag{1}$$ $$e_q = L \frac{di_q}{dt} + \omega L i_d + v_q \tag{2}$$
+$$e_d = L \frac{di_d}{dt} - \omega L i_q + v_d \tag{1}$$ 
+$$e_q = L \frac{di_q}{dt} + \omega L i_d + v_q \tag{2}$$
 
 여기서 $L$은 필터 인덕터, $\omega$는 AC 계통 각주파수이다. 정류기 모드이므로 $i_d < 0$ (계통에서 DC 링크로 에너지 흡수)이다. 동기좌표계 전류 지령은 abc-dq 변환(Park's 변환)을 통해 생성되며, 제어 출력은 역변환(dq-abc)을 거쳐 각 상의 스위칭 신호로 변환된다. 식 (1), (2)로부터 전류 제어기를 설계하면:
 
-$$v_d = e_d + \omega L i_q + \Delta v_d \tag{3}$$ $$v_q = e_q - \omega L i_d + \Delta v_q \tag{4}$$
+$$v_d = e_d + \omega L i_q + \Delta v_d \tag{3}$$ 
+$$v_q = e_q - \omega L i_d + \Delta v_q \tag{4}$$
 
 PI 제어기를 적용한 제어 출력 $\Delta v_d, \Delta v_q$는 다음과 같다.
 
-$$\Delta v_d = k_p(i_d^* - i_d) + k_i \int (i_d^* - i_d) dt \tag{5}$$ $$\Delta v_q = k_p(i_q^* - i_q) + k_i \int (i_q^* - i_q) dt \tag{6}$$
+$$\Delta v_d = k_p(i_d^* - i_d) + k_i \int (i_d^* - i_d) dt \tag{5}$$ 
+$$\Delta v_q = k_p(i_q^* - i_q) + k_i \int (i_q^* - i_q) dt \tag{6}$$
 
 여기서 $i_d^*, i_q^*$는 전류 지령, $k_p, k_i$는 각각 비례 및 적분 이득이다. 위 식은 3상 평형 정현파 계통을 가정하여 $e_d = E$ (상수), $e_q = 0$으로 두고 유도된다.
 
@@ -179,6 +182,12 @@ $$\Delta v_d = k_p(i_d^* - i_d) + k_i \int (i_d^* - i_d) dt \tag{5}$$ $$\Delta v
 
 ### 3.2.2 약계통 조건에서의 문제점
 
+세 조건 모두 공통적으로 $e_d$, $e_q$가 3상 평형 정현파 가정—$e_d = E$ (상수), $e_q = 0$—에서 벗어나게 만들며, 이는 PI 전류 제어기의 구조적 한계를 직접 노출시킨다.
+
+**전압 불평형 및 Voltage Sag:** 역상 성분은 동기좌표계 $e_d$, $e_q$에 2ω(120 Hz) 맥동을 유발한다. PI 적분기는 직류 오차 제거에 최적화된 구조이므로 이 주파수 성분을 충분히 추종하지 못하며, 전류 오차가 누적되어 적분기 포화로 이어진다. 전원이 정상 상태로 복구될 때 잔류 적분값이 남아 있어 전류 오버슈트와 과도 응답 지연이 발생한다.
+
+**V-THD:** 피드포워드 항에 사용되는 기준값 $E$는 고정 상수이므로, 고조파 성분이 포함된 실제 $e_d$와의 오차가 상시 존재한다. 이 오차는 전류 제어 루프에 유입되어 PI 적분기가 보상을 시도하지만, 해당 영역에서 적분기의 이득이 충분치 않아 I-THD를 억제하지 못한다.
+
 전압 강하(Sag) 또는 고조파 왜곡(V-THD)이 발생하면 $e_d$가 더 이상 상수 $E$로 유지되지 않는다.
 
 **Voltage Sag 발생 시:** Sag가 발생하면 $e_d$ 진폭이 급감하여 $E$에서 $E_\text{sag}$로 변화한다. 그러나 식 (3)의 피드포워드 항은 여전히 $E$ (Sag 이전 값)를 사용하므로, 실제 $e_d$와 $E$ 사이에 불일치가 발생한다. PI 제어기의 적분기는 이 오차를 보상하기 위해 출력을 증가시키지만, 적분기가 직접 전압 보상항을 생성하는 구조($k_i \int \Delta i_d \, dt$)이므로 적분기 출력이 과도하게 상승하여 포화(Saturation) 상태에 도달한다. Sag가 회복된 후에도 적분기 잔류 성분(Residual Integral)이 남아 있어 전류 오버슈트가 발생하고 정상 상태 복귀가 지연된다.