docs: update Thesis/Master_Thesis260517/Paper2
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John Smith
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title: Paper2
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date: 2026-05-17T14:57:23.533Z
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date: 2026-05-17T16:05:39.572Z
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dateCreated: 2026-05-17T14:57:23.533Z
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@@ -123,3 +123,131 @@ DC-DC 모듈의 추가 및 제거는 출력 전압을 허용 범위 내로 유
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단, DC 링크 전압이 모듈 간 인터페이스라는 점은 구조적 취약점이기도 하다. 선박 계통의 외란이 DC-AC 정류기를 통해 DC 링크 전압을 교란하면 히스테리시스 모드 전환의 오판과 드룹 전류 분담 오차를 유발할 수 있으며, 이에 대한 대응 전략을 3장에서 제안한다.
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# 3. 정류기 운전을 위한 계통 장애 대응 전류 제어
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## 3.1 선박 AC 전원의 약계통 특성
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### 3.1.1 선박 발전기의 전압 특성
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선박 발전기는 과도 리액턴스($X''_d$)가 높아, 선내 비선형 부하가 주입하는 고조파 전류($I_h$)가 다음과 같이 발전기 단자 전압을 직접 왜곡시킨다.
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$$V_h = I_h \times X''_d$$
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동일한 고조파 전류에 대해 $X''_d$가 클수록 단자 전압 왜곡이 크게 나타난다. 선내 비선형 부하가 주입하는 고조파 전류는 고임피던스 발전기 환경에서 심각한 V-THD 악화를 유발하며, DC-AC 모듈은 이렇게 왜곡된 전압을 입력으로 받는다.
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전압 강하(Voltage Sag) 측면에서도 선박 독립 마이크로그리드는 불리하다. 부하 투입 시 초기 강하 구간이 $X''_d$에 지배되며, 계통 단락 용량에 의해 빠르게 회복되는 계통 연계 환경과 달리 발전기 AVR(자동전압조정기) 단독으로 전압을 회복해야 하므로 Sag 지속 시간이 길어진다.
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(XXX 그림: 선박 발전기 비선형 부하 투입에 따른 단자 전압 및 V-THD 변동 특성)
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### 3.1.2 Shore Power의 전력 품질 특성
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항만 육상 전원(Shore Power)은 계통에 연계된 전원이지만, 소규모 항만이나 노후 설비에서는 계통 임피던스($Z_\text{grid}$)가 높은 약계통(Weak Grid) 특성을 나타낸다. 약계통에서는 비선형 부하가 주입하는 고조파 전류가 계통 임피던스와 결합하여 공통 연결점(PCC) 전압을 왜곡시킨다.
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주목할 점은, $Z_\text{grid}$가 증가할수록 부하 전류의 고조파 성분(I-THD)은 오히려 감소하는 경향이 있으나, 전압 고조파(V-THD)는 증가한다는 것이다 \[2\]. 즉 전류 품질이 기준을 만족하는 조건에서도 전압 품질이 저하될 수 있다.
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전압 불평형 측면에서는, 항만 계통의 3상 부하 불균형 또는 단상 부하의 집중으로 인해 3상 전압의 크기 불평형이 발생하여 정류기의 DC 링크 전압에 저주파 리플을 유발할 수 있다.
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(XXX 그림: 약계통 Shore Power의 V-THD 및 Voltage Sag 특성 예시)
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### 3.1.3 전력 품질 문제가 정류기 운전에 미치는 영향
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**Voltage Sag:** AC 입력 전압이 강하하면 동일한 충전 전력을 유지하기 위해 정류기가 더 많은 전류를 요구하게 된다. 제어기가 이에 신속하게 대응하지 못하면 다음과 같은 문제가 발생한다. - 정류기 입력 전류가 정격을 초과하는 과전류 발생 - PI 제어기 적분기가 포화되어 전압 회복 시 과도 응답 지연 - DC 링크 전압이 일시적으로 강하하여 $V_L$ 임계값에 근접하면 의도치 않은 DC-DC Boost 모드 진입 유발
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**전압 불평형:** 3상 입력 전압에 역상 성분이 포함되면 DC 링크에 2배 기본 주파수(2ω)의 저주파 리플이 발생한다 \[3\]. 이는 정상 성분과 역상 성분의 곱에 해당하는 맥동 전력이 DC 링크에 투영되어 발생하는 현상으로, 불평형 정도에 비례하여 진폭이 커진다. 이 리플이 히스테리시스 밴드와 유사한 크기를 가질 경우 DC-DC 모듈의 모드 전환 판단에 오류가 발생할 수 있다.
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(XXX 그림: Voltage Sag, V-THD, 전압 불평형이 정류기 DC 링크에 미치는 영향 경로 블록 다이어그램)
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## 3.2 기존 PI 전류 제어기의 한계 분석
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### 3.2.1 동기좌표계 PI 전류 제어기의 구조
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DC-AC 모듈은 PWM 정류기(AFE)로 동기좌표계 전류 제어 루프를 가지며, 이하의 분석은 이 전류 제어 루프를 전제로 한다. AC 입력 전압($e_a, e_b, e_c$)과 컨버터 출력 전압($v_a, v_b, v_c$), 입력 전류($i_a, i_b, i_c$)의 관계는 동기좌표계($dq$)에서 다음과 같이 표현된다 \[1\].
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$$e_d = L \frac{di_d}{dt} - \omega L i_q + v_d \tag{1}$$ $$e_q = L \frac{di_q}{dt} + \omega L i_d + v_q \tag{2}$$
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여기서 $L$은 필터 인덕터, $\omega$는 AC 계통 각주파수이다. 정류기 모드이므로 $i_d < 0$ (계통에서 DC 링크로 에너지 흡수)이다. 동기좌표계 전류 지령은 abc-dq 변환(Park's 변환)을 통해 생성되며, 제어 출력은 역변환(dq-abc)을 거쳐 각 상의 스위칭 신호로 변환된다. 식 (1), (2)로부터 전류 제어기를 설계하면:
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$$v_d = e_d + \omega L i_q + \Delta v_d \tag{3}$$ $$v_q = e_q - \omega L i_d + \Delta v_q \tag{4}$$
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PI 제어기를 적용한 제어 출력 $\Delta v_d, \Delta v_q$는 다음과 같다.
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$$\Delta v_d = k_p(i_d^* - i_d) + k_i \int (i_d^* - i_d) dt \tag{5}$$ $$\Delta v_q = k_p(i_q^* - i_q) + k_i \int (i_q^* - i_q) dt \tag{6}$$
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여기서 $i_d^*, i_q^*$는 전류 지령, $k_p, k_i$는 각각 비례 및 적분 이득이다. 위 식은 3상 평형 정현파 계통을 가정하여 $e_d = E$ (상수), $e_q = 0$으로 두고 유도된다.
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(XXX 그림: 기존 PI 전류 제어기 블록 다이어그램)
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### 3.2.2 약계통 조건에서의 문제점
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전압 강하(Sag) 또는 고조파 왜곡(V-THD)이 발생하면 $e_d$가 더 이상 상수 $E$로 유지되지 않는다.
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**Voltage Sag 발생 시:** Sag가 발생하면 $e_d$ 진폭이 급감하여 $E$에서 $E_\text{sag}$로 변화한다. 그러나 식 (3)의 피드포워드 항은 여전히 $E$ (Sag 이전 값)를 사용하므로, 실제 $e_d$와 $E$ 사이에 불일치가 발생한다. PI 제어기의 적분기는 이 오차를 보상하기 위해 출력을 증가시키지만, 적분기가 직접 전압 보상항을 생성하는 구조($k_i \int \Delta i_d \, dt$)이므로 적분기 출력이 과도하게 상승하여 포화(Saturation) 상태에 도달한다. Sag가 회복된 후에도 적분기 잔류 성분(Residual Integral)이 남아 있어 전류 오버슈트가 발생하고 정상 상태 복귀가 지연된다.
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(XXX 그림: Voltage Sag 발생 시 기존 PI 제어기의 적분기 포화 메커니즘 개념도)
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**V-THD 존재 시:** 계통 전압에 고조파 성분이 포함되면 $e_d, e_q$에 해당 주파수의 맥동 성분이 중첩된다. 이 맥동 성분이 전류 제어 루프를 통해 전류 지령에 반영되어 입력 전류가 왜곡된다. 특히 피드포워드 경로의 $E$ (고정 상수)와 실제 $e_d$ 간의 고조파 성분 차이는 PI 제어기의 적분기가 보상해야 할 오차로 작용하며, 적분기가 고조파 주파수(300 Hz 이상)에서도 이득을 가지므로 전류 왜곡을 완전히 제거하지 못하고 오히려 증폭할 수 있다.
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## 3.3 제안하는 전류 제어기
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### 3.3.1 핵심 아이디어
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기존 PI 제어기의 근본적인 한계는 적분기가 직접 전압 보상항($k_i \int \Delta i \, dt$)을 생성하는 구조에 있다. 이 구조에서는 계통 전압의 변동이 피드포워드 항($E$)과 실제 계통 전압($e_d$) 간의 불일치로 이어지고, 이 불일치가 적분기에 누적되어 포화를 유발한다.
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제안하는 제어기는 적분기의 역할을 재정의한다. 적분기 출력이 직접 전압 보상값을 생성하는 대신, 계통 전압 피드포워드에 곱해지는 **변조 계수(Modulation Factor)** $m_a$를 생성하도록 변경한다. 이는 적분기 출력을 절대적인 전압 값이 아닌 상대적인 비율(스칼라, 무차원)로 변환함으로써, 계통 전압 변동으로부터 적분기 출력을 분리(Decoupling)하는 효과를 얻는다.
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$$\text{기존: } \Delta v_d = k_p \Delta i_d + \underbrace{k_i \int \Delta i_d \, dt}_{\text{전압 보상항 [V]}}$$ $$\text{제안: } \Delta v_d = k_p \Delta i_d + \underbrace{m_a}_{\text{변조 계수 [무차원]}} \times \underbrace{v_\text{meas,d}}_{\text{계통 전압 실측값 [V]}}$$
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### 3.3.2 제어기 구조
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제안하는 제어기는 다음과 같이 정의된다.
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$$\Delta v_d = k_p(i_d^* - i_d) + m_a \cdot v_\text{meas,d} \tag{7}$$ $$\Delta v_q = k_p(i_q^* - i_q) + m_a \cdot v_\text{meas,q} \tag{8}$$
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여기서 변조 계수 $m_a$는 d축 전류 오차의 적분으로부터 생성된다.
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$$m_a = k_i \int (i_d^* - i_d) \, dt \tag{9}$$
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$v_\text{meas,d}$, $v_\text{meas,q}$는 동기좌표계로 변환된 계통 전압의 실측값이다. 교차 보상항($\omega L i_q$, $\omega L i_d$)은 다음과 같은 이유로 생략하였다. $\omega L i_q$ 항은 역률 1 운전($i_q^* \approx 0$)에서 무시 가능하다. $\omega L i_d$ 항은 Voltage Sag 조건에서의 전압 오차에 비해 상대적으로 작으며, 생략에 따른 정상 상태 및 과도 상태 성능 저하가 허용 범위 내임을 5장 실험에서 확인한다. 기존 PI 제어기와 달리 $E$ (고정 상수)를 사용하지 않고, 실시간 계통 전압 측정값을 피드포워드에 직접 활용한다.
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(XXX 그림: 제안하는 전류 제어기 블록 다이어그램)
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**q축 제어 특성:** 식 (8)에서 변조 계수 $m_a$는 d축 전류 오차의 적분(식 9)으로만 생성되며, q축에는 별도의 적분 경로가 존재하지 않는다. 3상 평형 계통의 정상 상태에서 $v_\text{meas,q} \approx 0$이므로 q축 제어 출력은 비례항 $k_p(i_q^* - i_q)$에 지배된다. 이로 인해 q축 전류의 정상 상태 오차가 완전히 제거되지 않을 수 있으나, 역률 1 운전($i_q^* = 0$)에서 이 오차는 경미한 무효전력 오차에 해당하며, 5장 실험에서 허용 범위 내임을 확인하였다.
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**정류기 모드 적용:** 제안하는 제어기는 전력 방향과 무관하게 동일한 구조를 유지한다. 정류기 모드(AC→DC, 에너지 수전)와 인버터 모드(DC→AC, 에너지 송전)의 차이는 전류 지령 $i_d^*$의 부호뿐이며, 식 (7)-(9)의 제어 구조는 변경되지 않는다. 정류기 모드에서는 $i_d^* < 0$으로 설정된다.
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### 3.3.3 정상 상태 동작
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3상 평형 정현파 계통에서 $v_\text{meas,d} = E$ (상수), $v_\text{meas,q} = 0$이므로 식 (7)은 다음과 같이 단순화된다.
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$$\Delta v_d = k_p \Delta i_d + m_a \cdot E \tag{10}$$
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$m_a \cdot E$의 실효 적분 이득은 $k_i \cdot E$로, 기존 PI 제어기의 적분 이득 $k_i$와 크기가 다르다. 따라서 기존 PI 제어기와 동일한 루프 이득 및 안정 여유를 유지하려면 제안 제어기의 $k_i$를 $k_{i,\text{conv}} / E$ 수준으로 스케일링하여 설계해야 한다. 이 조정이 이루어지면 정상 상태 오차 제거 성능은 기존 방식과 동등하다.
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### 3.3.4 계통 장애 조건에서의 동작 원리
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**Voltage Sag 대응:** Sag 발생 시 $v_\text{meas,d}$가 $E$에서 $E_\text{sag}$로 감소한다. 제안하는 제어기에서 $\Delta v_d$의 두 번째 항은 $m_a \cdot v_\text{meas,d}$이므로, $v_\text{meas,d}$ 감소에 비례하여 전체 보상 전압이 자동으로 감소한다. 기존 PI 제어기처럼 적분기가 직접 전압을 생성하지 않으므로 적분기 출력 $m_a$가 포화되지 않는다. Sag 회복 시 $v_\text{meas,d}$가 $E$로 복귀하면 제어 출력도 즉각 정상으로 돌아온다.
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이 비포화 특성은 2장 히스테리시스 기반 모드 전환과도 연결된다. 심각한 Sag로 인해 $V_\text{bus}$가 $V_H$ 임계값 이하로 강하하면 DC-DC 모듈의 Buck 모드 진입이 불가능해지는 위험이 있다. 제안 제어기는 적분기가 포화 없이 유지되므로, Sag 회복 즉시 DC-AC 출력 전압이 $V_\text{ref,AC}$로 복귀하여 $V_\text{bus} > V_H$ 조건을 빠르게 복원한다. 이는 4장 4.3.3절의 $V_H$ 설계 전제 조건—DC-AC가 $V_\text{ref,AC}$를 유지할 수 있는 조건—을 제어 측면에서 뒷받침한다.
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**V-THD 대응:** 계통 전압에 고조파 성분이 포함되면 $v_\text{meas,d}$, $v_\text{meas,q}$에 해당 주파수 성분이 나타난다. 그러나 $m_a$는 적분 경로($k_i/s$)를 통해 생성되므로, 고조파 주파수 영역에서의 이득이 낮다. 결과적으로 $m_a \cdot v_\text{meas,dq}$ 성분 중 고조파 성분은 $m_a$ 자체의 저역 통과 특성에 의해 감쇠된다. 즉 제안하는 제어기는 추가적인 필터나 시퀀스 분해 알고리즘 없이도 구조적으로 V-THD가 전류 지령에 반영되는 것을 억제한다.
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### 3.3.5 전압 불평형 조건에서의 동작
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3상 입력 전압 불평형이 존재하면 동기좌표계 $e_d$, $e_q$에 2ω 맥동 성분이 유입된다. 제안 제어기에서 $m_a$는 적분 경로의 저역 통과 특성으로 인해 2ω(120 Hz) 성분에 대한 이득이 크게 감쇠되어, $m_a \cdot v_\text{meas,dq}$ 경로를 통한 2ω 전류 지령 유입이 부분적으로 억제된다. 단상 Sag와 같이 구조적으로 3상 불평형을 수반하는 조건에서의 전류 균형 유지 및 전압 불평형 조건에서의 DC 링크 2ω 리플 저감 효과는 5장 5.5.3절에서 실험으로 검증한다.
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## 3.4 소결
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본 장에서는 정류기 모드로 운전되는 DC-AC 모듈에 가해지는 선박 약계통 조건(Voltage Sag, V-THD, 전압 불평형)에 대응하기 위한 변조 계수($m_a$) 기반 전류 제어기를 제안하였다. 제안하는 제어기는 적분기 출력을 전압 보상항 대신 계통 전압에 곱해지는 무차원 변조 계수로 재정의하여, 계통 전압 장애로부터 적분기 응답을 구조적으로 분리한다.
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이론 분석에 따르면, Voltage Sag 조건에서 $v_\text{meas,d}$ 감소에 비례한 보상 전압 자동 감소로 적분기 포화가 방지되며, V-THD 조건에서는 $m_a$의 저역 통과 특성이 고조파 성분의 전류 지령 유입을 구조적으로 억제한다. 전압 불평형에 의한 2ω 성분 역시 동일한 저역 통과 특성에 의해 부분적으로 감쇠된다.
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또한, 비포화 특성에 의해 Sag 회복 후 DC-AC 출력 전압이 $V_\text{ref,AC}$로 즉각 복귀함으로써, 4장에서 설계한 $V_H$ 트리거 조건의 제어적 뒷받침을 제공한다.
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한편, 제안하는 제어기의 구조는 2장의 모듈형 시스템에 종속되지 않으며, 약계통 환경에서 동작하는 범용 3상 정류기·인버터에도 적용 가능하다.
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제안하는 제어기의 실험 검증—V-THD 조건에서의 I-THD 억제, Voltage Sag 조건에서의 과도 안정성, 전압 불평형 조건에서의 DC 링크 2ω 리플 저감—은 5장 5.5절에서 본 연구의 4 kW 실험 플랫폼을 대상으로 수행한다.
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